台积电周三表示，一种名为“A16”的新型芯片制造技术将于 2026 年下半年投入生产，与长期竞争对手英特尔展开对决——谁能制造出世界上最快的芯片。

台积电是全球最大的先进计算芯片合同制造商，也是 Nvidia 和苹果的主要供应商，台积电在加利福尼亚州圣克拉拉举行的一次会议上宣布了这一消息，台积电高管表示，人工智能芯片制造商可能是该技术的首批采用者，而不是智能手机制造商。

分析师告诉路透社，周三宣布的技术可能会让人对英特尔在 2 月份声称的将超越台积电，采用英特尔称之为“14A”的新技术制造世界上最快的计算芯片的说法提出质疑。

台积电业务发展高级副总裁Kevin Zhang告诉记者，由于人工智能芯片公司的需求，该公司开发新的 A16 芯片制造工艺的速度比预期更快，但没有透露具体客户的名称。

张说，人工智能芯片公司“真的希望优化他们的设计，以获得我们拥有的每一盎司性能”。

张说，台积电认为不需要使用ASML的High NA EUV光刻机用于构建 A16 芯片的新型“高 NA EUV”光刻工具机。英特尔上周透露，它计划成为第一个使用这些机器（每台售价 3.73 亿美元）来开发其 14A 芯片的公司。

台积电还透露了一项从芯片背面为计算机芯片供电的新技术，有助于加快AI芯片的速度，并将于2026年推出。英特尔已经宣布了一项类似的技术，旨在成为其主要竞争优势之一。

台积电表示，随着台积电行业领先的 N3E 技术现已投入生产，N2 也有望在 2025 年下半年投入生产，台积电推出了 A16，这是其路线图上的下一个技术。A16 将把台积电的 Super Power Rail 架构与其纳米片晶体管结合起来，计划于 2026 年生产。它通过将前端布线资源专用于信号来提高逻辑密度和性能，使 A16 成为具有复杂信号路线和密集电力传输网络的 HPC 产品的理想选择。与台积电的N2P工艺相比，A16将在相同Vdd（正电源电压）下提供8-10%的速度提升，相同速度下功耗降低15-20%，并为数据中心产品提供高达1.10倍的芯片密度提升。

分析师表示，这些公告让人对英特尔声称将重新夺回世界芯片制造桂冠的说法产生了质疑。

分析公司 TechInsights 副主席丹·哈奇森 (Dan Hutcheson) 在谈到英特尔时表示：“这是有争议的，但从某些指标来看，我认为他们并不领先。”但 TIRIAS Research 负责人 Kevin Krewell 警告称，英特尔和台积电的技术距离交付技术还需要数年时间，需要证明真正的芯片与其主题演讲相匹配。

据报道，台积电的新技术在北美的技术会议上宣布的，据介绍，这是公司在北美举办的第三世界会议。据相关报道，公司在会议上还公布了以下技术：

TSMC NanoFlex 纳米片晶体管创新：台积电即将推出的 N2 技术将与 TSMC NanoFlex 一起推出，这是该公司在设计技术协同优化方面的下一个突破。TSMC NanoFlex 为设计人员提供了 N2 标准单元（芯片设计的基本构建模块）的灵活性，短单元（short cells）强调小面积和更高的功率效率，而高单元(tall cells)则最大限度地提高性能。客户能够在同一设计模块中优化短单元和高单元的组合，调整其设计以实现其应用的最佳功耗、性能和面积权衡。

N4C 技术：台积电宣布推出 N4C，将台积电的先进技术推向更广泛的应用领域，它是 N4P 技术的延伸，可降低高达 8.5% 的芯片成本，且采用成本低，计划于 2025 年量产。N4C 提供面积高效的基础IP 和设计规则与广泛采用的 N4P 完全兼容，通过减小芯片尺寸而提高产量，为价值层产品迁移到台积电的下一个先进技术节点提供了经济高效的选择。

CoWoS 、SoIC 和晶圆系统 (TSMC-SoW)：台积电的基板晶圆上芯片 (CoWoS ) 允许客户封装更多处理器内核和高带宽内存，成为人工智能革命的关键推动者(HBM) 并排堆叠在一个中介层上。与此同时，我们的集成芯片系统 (SoIC) 已成为 3D 芯片堆叠的领先解决方案，客户越来越多地将 CoWoS 与 SoIC 和其他组件搭配使用，以实现最终的系统级封装 (SiP) 集成。

借助晶圆系统，台积电提供了一种革命性的新选项，可在 300 毫米晶圆上实现大量芯片，提供更强的计算能力，同时占用更少的数据中心空间，并将每瓦性能提高几个数量级。台积电的首款 SoW 产品是一种基于集成扇出 (InFO) 技术的纯逻辑晶圆，现已投入生产。利用 CoWoS 技术的晶圆上芯片版本计划于 2027 年准备就绪，能够集成 SoIC、HBM 和其他组件，以创建强大的晶圆级系统，其计算能力可与数据中心服务器机架甚至整个服务器相媲美。服务器。

硅光子集成：台积电正在开发紧凑型通用光子引擎（COUPE）技术，以支持人工智能热潮带来的数据传输爆炸式增长。COUPE 使用 SoIC-X 芯片堆叠技术将电气芯片堆叠在光子芯片之上，从而在芯片间接口处提供最低的阻抗，并且比传统的堆叠方法具有更高的能效。台积电计划在 2025 年使 COUPE 获得小型可插拔产品的资格，然后在 2026 年作为共封装光学器件 (CPO) 集成到 CoWoS 封装中，将光学连接直接引入封装中。

汽车先进封装：在2023年推出N3AE“Auto Early”工艺后，台积电通过将先进硅与先进封装相集成，继续满足汽车客户对更强计算能力的需求，满足高速公路的安全和质量要求。台积电正在开发适用于高级驾驶辅助系统 (ADAS)、车辆控制和车辆中央计算机等应用的 InFO-oS 和 CoWoS-R 解决方案，目标是在 2025 年第四季度之前获得 AEC-Q100 2 级资格。